Digitale Signalverarbeitung und die wait states

Der chaotische Hauptfaden

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Digitale Signalverarbeitung und die wait states

Beitragvon manuel » Do 28. Mai 2015, 22:33

Hallo,

momentan Kämpfe ich mit den Zyklen auf einem DSP mit relativen kleinen cache (wenige KiB), ernormer Speicher Lesezugriff latency (ein paar hundert Zyklen ! :evil: ). Der sequentielle Speicher Lesezugriff danach hat keine weiteren wait states. Jeder Speicherlese burst braucht also erst mal ein paar hunderte Zyklen, danach gehts mit 0 wait state weiter. Also schlimmsten Falls einmal pro cache line erstmal Kaffee holen. Cache misses passieren leider weil der gesamte RAM Bedarf bis Faktor 1000 größer als der D-Cache ist. Das Programm ist wahrscheinlich ähnlich so oft mal größer als der I-Cache.
Die DSP kann sogar SIMD, aber das nutzt alles nichts wenn diese andauernd in stalls reinrennt und an cache misses verreckt. Mir schwebt vor irgendwie einen Speicher Zugriffmasterplan zu erstellen. Gibt es dafür etablierte Techniken ? Literatur ? Irgendeine Diplomarbeit zum Thema ? Vielen Dank schon mal für Tipps. Andere Hardware ist leider nich, deshalb interessieren mich nur Dinge die man software seitig machen könnte.

Grüße,
Manuel
manuel
 
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