AHB Slave

Der chaotische Hauptfaden

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AHB Slave

Beitragvon Easyrider » So 25. Feb 2018, 21:45

Hat schon mal jemand einen in VHDL implementiert? Ich will nen ziemlich verkrüppelten embedde Flash anbinden...
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Re: AHB Slave

Beitragvon Fritzler » So 25. Feb 2018, 22:05

Bisher nur nen AHBL Master.
Aber was hindert dich daran die Doku runterzurasseln zum bauen eines AHB Slave?
Ansonsten gibts da doch sicher was auf opencores-
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Re: AHB Slave

Beitragvon Easyrider » Mo 26. Feb 2018, 09:03

Hab die Doku.
Es ist übrigens ein Single-Master System, also AHBL.
Mit der Doku hab ich aber noch ein wenig Verständnissprobleme zum hsel. Beim einfachen transfer ist hsel nur während der address phase H, sprich einen Takt lang.
Wie aber schaut das bei einem Burst aus, beispielsweise INCR8?
Nächste frage: muss der Master während eines Bursts alle Adressen anlegen? Eigentlich würde es doch reichen wenn die Startadresse mit dem vorangegangenen NONSEQ transfer genommen wird. Die adr-increments ergeben sich dann aus hsize.
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Re: AHB Slave

Beitragvon Fritzler » Mo 26. Feb 2018, 10:31

Steht da: http://soc.eecs.yuntech.edu.tw/Course/SoC/doc/amba.pdf
Seite 48 das Diagramm, der Master zählt freundlicherweise für dich hoch.
So viel Logik will man dann in einem Slave nicht verbauen.
Auf dem AHB gibts eigentlich NUR Burst Zugriffe, eine Einzeladresse ist ein Burst mit nur einem beat :mrgreen:

ALLE Steuersignale liegen während des gesamten Burst an.
HSEL ist also auch solange stabil, das Signal wird aus den oberen Adressbits generiert.
Bis auf HREADY, den steuert der Slave ja selber.

Denk drann, dass der Bus pipelined ist!
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