heute war der Testtermin der TTL Lankarte.
Ja, alles bis auf Speicher und PHY ist TTL!
Die Hardware lag ja schon 2 Jahre lang rum und hatte Coronazwangspause.
Demenstrpechend musste ich letzte Woche nurnoch die Verschiednene Teststages der Software konservieren und nochmal auf dem FPGA Board zweichentesten.
CRC -> der CRC Generator muss zeigen, dass beim Teststring "123456789" auch die passende Summe rauskommt
loop -> der PHY wird gegen ein oszillator und 5 Drähte ersetzt -> was gesendet wird, das wird auch empfangen
passive RX -> einfach passiv alle Broadcasts im Netzwerk einfangen und anzeigen
ping/webserver -> der lwip läuft und lässtz sich pingen, der lwip Webserver zeigt die Defaultseite an
mail -> email lesen über POP3 geht
Das war der Plan für 2 oder mehr Tage, aber heute wurde es schon fertig!
Der CRC Test war schnell erfolgreich durch:
Der loopbacktest lief nicht durch, beim Empfang overflow und Datenpakete stimmen nicht:
Also mal mit dem LA drinne rumstochern wie die FIFO ausgelesen wird:
HUCH?! Wie sieht denn bitte das gelbe Signal aus?
Kommt nicht nach GND.
Das müsste ein schöner 50:50 DC sein mit halbem TX Takt (D5)
Das ist einfach nur ein 74F74 (D-FF) mit Q->D loopback, das DARF so nicht aussehen.
-> IC getauscht und es sieht aus wie es soll!
Schon läuft der Test durch:
Nächster Test, einfach nur Pakete empfangen und gucken ob die CRC stimmt, manche werden auch angezeigt (ARP):
Nächster Test, Pingen.
Da gibts jetzt kein "Screenshot".
Die Ping Zeit ist 3ms, garnicht mal so schlecht!
Der Webserver läuft auch, aber das wurd aufm Firefox im Laptop ageuezeit, das wär auchn langweiliger Screenshot.
Aber da läuftn Webserver auf einem Rechner aus TTL Bausteinen mit der Lankarte aus aus TTL Bausteinen
Letzter Test:
Auf dem Laptop lief nen mailserver (weil unverschlüsselter POP3 Zugang) und der MIPS TTL hat sich da nen paar Mails abgeholt:
Hier wird ne Mail angezeigt:
Zack! Feddich!
